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Verilog數(shù)字系統(tǒng)設(shè)計(jì)與FPGA應(yīng)用(第2版)(MOOC版)

Verilog數(shù)字系統(tǒng)設(shè)計(jì)與FPGA應(yīng)用(第2版)(MOOC版)

出版社：清華大學(xué)出版社出版時(shí)間：2022-08-01
開本： 其他 頁(yè)數(shù)： 380
中 圖 價(jià):¥51.8(7.5折) 定價(jià)  ¥69.0 登錄后可看到會(huì)員價(jià)
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Verilog數(shù)字系統(tǒng)設(shè)計(jì)與FPGA應(yīng)用(第2版)(MOOC版) 版權(quán)信息

Verilog數(shù)字系統(tǒng)設(shè)計(jì)與FPGA應(yīng)用(第2版)(MOOC版) 本書特色

實(shí)例豐富，深入淺出，主要介紹當(dāng)前主流的Altera FPGA/CPLD器件的應(yīng)用及可編程片上系統(tǒng)(SoPC)，Verilog數(shù)字系統(tǒng)設(shè)計(jì)的前端設(shè)計(jì)流程：從Verilog HDL語(yǔ)言、HDL編碼指南、邏輯驗(yàn)證到測(cè)試平臺(tái)等。 本教材是上海市精品課程和上海教委重點(diǎn)課程的配套教材，配有PPT課件，教學(xué)視頻網(wǎng)站，內(nèi)容深入淺出，容易上手。

Verilog數(shù)字系統(tǒng)設(shè)計(jì)與FPGA應(yīng)用(第2版)(MOOC版) 內(nèi)容簡(jiǎn)介

本書按照Verilog數(shù)字系統(tǒng)設(shè)計(jì)的前端設(shè)計(jì)流程編寫，從Verilog HDL、HDL編碼指南、邏輯驗(yàn)證到測(cè)試平臺(tái)，在此基礎(chǔ)上對(duì)當(dāng)前主流Altera FPGA/CPLD器件的應(yīng)用進(jìn)行介紹，并對(duì)片上可編程系統(tǒng)進(jìn)行深入探討。本書內(nèi)容由淺入深、循序漸進(jìn)，既容易入門，又能深入到集成電路設(shè)計(jì)領(lǐng)域。 本書可作為電子、計(jì)算機(jī)等信息類專業(yè)高年級(jí)本科生及研究生的教材，也可以作為集成電路設(shè)計(jì)和FPGA開發(fā)工程師的技術(shù)參考書。

Verilog數(shù)字系統(tǒng)設(shè)計(jì)與FPGA應(yīng)用(第2版)(MOOC版) 目錄


第1章緒論


1.1集成電路設(shè)計(jì)技術(shù)的發(fā)展


1.2Verilog HDL和VHDL


1.2.1Verilog HDL和VHDL的發(fā)展歷史


1.2.2Verilog HDL和VHDL的比較


1.3FPGA/CPLD簡(jiǎn)介


1.3.1可編程邏輯器件的發(fā)展歷史


1.3.2PAL/GAL　　


1.3.3CPLD


1.3.4FPGA


1.3.5CPLD與FPGA的區(qū)別


1.3.6SOPC


1.4IP核


習(xí)題1


第2章Verilog HDL 基礎(chǔ)


2.1Verilog HDL的基本單元——模塊


2.1.1簡(jiǎn)單Verilog HDL程序?qū)嵗?


2.1.2Verilog HDL程序的基本結(jié)構(gòu)


2.1.3邏輯功能描述


2.2Verilog HDL基本語(yǔ)法


2.2.1詞法規(guī)定


2.2.2常量及其表示


2.2.3變量的數(shù)據(jù)類型


2.3運(yùn)算符及表達(dá)式


2.3.1算術(shù)運(yùn)算符


2.3.2位運(yùn)算符


2.3.3縮位運(yùn)算符


2.3.4關(guān)系運(yùn)算符


2.3.5等式運(yùn)算符


2.3.6邏輯運(yùn)算符


2.3.7移位運(yùn)算符


2.3.8位拼接運(yùn)算符


2.3.9條件運(yùn)算符


2.3.10優(yōu)先級(jí)別


2.4過(guò)程語(yǔ)句


2.4.1initial語(yǔ)句


2.4.2always語(yǔ)句


2.5塊語(yǔ)句






2.5.1串行塊begin…end


2.5.2并行塊fork…join


2.6賦值語(yǔ)句


2.6.1連續(xù)賦值


2.6.2過(guò)程賦值


2.7條件語(yǔ)句


2.7.1if…else語(yǔ)句


2.7.2case語(yǔ)句


2.7.3條件的描述完備性


2.8循環(huán)語(yǔ)句


2.8.1forever語(yǔ)句


2.8.2repeat語(yǔ)句


2.8.3while語(yǔ)句


2.8.4for語(yǔ)句


2.8.5disable 語(yǔ)句


2.9task和function說(shuō)明語(yǔ)句


2.9.1task說(shuō)明語(yǔ)句


2.9.2function說(shuō)明語(yǔ)句


2.9.3task和function說(shuō)明語(yǔ)句的不同點(diǎn)


2.10編譯向?qū)?


2.10.1宏定義語(yǔ)句｀define


2.10.2文件包含語(yǔ)句｀include


2.10.3條件編譯命令｀ifdef、｀else、｀endif


2.10.4時(shí)間尺度命令｀timescale


2.11Verilog HDL設(shè)計(jì)舉例


2.11.1組合邏輯電路描述


2.11.2時(shí)序邏輯電路


2.12小結(jié)


習(xí)題2


第3章Verilog HDL層次化描述


3.1設(shè)計(jì)方法學(xué)


3.2數(shù)據(jù)流建模描述方式


3.3行為建模描述方式


3.4結(jié)構(gòu)化建模描述方式


3.4.1實(shí)例化已有模塊


3.4.2實(shí)例化基本門級(jí)和開關(guān)級(jí)元件


3.4.3用戶定義的原語(yǔ)


3.5混合設(shè)計(jì)描述


3.6用Verilog HDL 建模實(shí)現(xiàn)自頂向下設(shè)計(jì)實(shí)例


3.7小結(jié)


習(xí)題3


第4章Verilog有限狀態(tài)機(jī)設(shè)計(jì)


4．1有限狀態(tài)機(jī)


4．1．1FSM的類型


4．1．2FSM的基本結(jié)構(gòu)


4．1．3標(biāo)準(zhǔn)的四狀態(tài)Mealy機(jī)和Moore機(jī)代碼描述


4．1．4使用FSM設(shè)計(jì)數(shù)字系統(tǒng)的優(yōu)點(diǎn)


4．2FSM的Verilog HDL描述方法


4．2．1設(shè)計(jì)FSM的基本原則


4．2．2FSM的設(shè)計(jì)步驟


4．2．3狀態(tài)圖和算法狀態(tài)機(jī)圖


4．2．4FSM編碼方式和非法狀態(tài)處理辦法


4．2．5FSM的描述方法


4．3FSM描述方法實(shí)例


4．3．11001序列信號(hào)檢測(cè)器設(shè)計(jì)


4．3．2簡(jiǎn)單十字路口交通信號(hào)控制器設(shè)計(jì)


4．3．3復(fù)雜交通燈信號(hào)控制器設(shè)計(jì)


4．4小結(jié)


習(xí)題4


第5章Verilog代碼規(guī)范和代碼風(fēng)格


5.1Verilog代碼規(guī)范


5.1.1命名規(guī)范


5.1.2格式規(guī)范


5.1.3RTL可綜合代碼編寫規(guī)范


5.1.4常見錯(cuò)誤


5．2Verilog代碼風(fēng)格


5．2．1基本原則


5．2．2設(shè)計(jì)技巧


5．3小結(jié)


習(xí)題5


第6章邏輯驗(yàn)證與測(cè)試平臺(tái)


6.1測(cè)試平臺(tái)的基本概念


6.1.1什么是測(cè)試平臺(tái)


6.1.2測(cè)試平臺(tái)模板


6.2仿真激勵(lì)的語(yǔ)法


6.2.1initial語(yǔ)句和always語(yǔ)句施加激勵(lì)


6.2.2時(shí)鐘信號(hào)的產(chǎn)生


6.2.3復(fù)位信號(hào)


6.2.4并行激勵(lì)


6.2.5循環(huán)激勵(lì)


6.2.6數(shù)組激勵(lì)


6.2.7強(qiáng)制激勵(lì)


6.2.8包含文件


6.2.9文件的讀寫


6.2.10矢量采樣


6.2.11矢量回放


6.2.12MATLAB


6.3系統(tǒng)函數(shù)和系統(tǒng)任務(wù)


6.3.1$display、$write和$strobe


6.3.2系統(tǒng)任務(wù)$monitor


6.3.3$fopen、$fclose、$fdisplay和$fmonitor


6.3.4系統(tǒng)任務(wù)$readmemb和$readmemh


6.3.5系統(tǒng)任務(wù)$finish和$stop


6.3.6系統(tǒng)任務(wù)$random


6.3.7系統(tǒng)函數(shù)$time和$realtime


6.3.8值變轉(zhuǎn)儲(chǔ)文件


6.4基礎(chǔ)實(shí)例


6.5應(yīng)用實(shí)例


6.5.1小型FIFO設(shè)計(jì)與仿真


6.5.2自動(dòng)售貨機(jī)設(shè)計(jì)與仿真


6.5.3洗衣機(jī)控制器設(shè)計(jì)與仿真


6.6小結(jié)


習(xí)題6


第7章邏輯綜合與靜態(tài)時(shí)序分析


7.1邏輯綜合概述


7.1.1什么是邏輯綜合


7.1.2邏輯綜合的特點(diǎn)


7.1.3邏輯綜合的要求


7.2邏輯綜合流程和語(yǔ)法


7.3邏輯綜合實(shí)例


7.3.1組合電路的綜合(4位ALU的層次化綜合)


7.3.2時(shí)序電路的綜合(數(shù)字跑表的綜合)


7.4門級(jí)網(wǎng)表的驗(yàn)證


7.4.1ALU網(wǎng)表的門級(jí)仿真


7.4.2跑表網(wǎng)表的門級(jí)仿真


7.5形式驗(yàn)證


7.6物理綜合


7.7靜態(tài)時(shí)序分析


7.8小結(jié)


習(xí)題7


第8章Altera FPGA/CPLD器件及編程配置


8.1可編程器件的歷史和發(fā)展趨勢(shì)


8.2FPGA/CPLD器件結(jié)構(gòu)


8.2.1CPLD的基本結(jié)構(gòu)


8.2.2FPGA的基本結(jié)構(gòu)


8.2.3FPGA/CPLD的器件選型


8.3Altera系列FPGA/CPLD器件


8.3.1MAX各系列器件


8.3.2Cyclone各系列器件


8.3.3Arria各系列器件


8.3.4Stratix各系列器件


8.4編程配置


8.4.1編程硬件


8.4.2編程配置策略


8.4.3下載電纜驅(qū)動(dòng)程序安裝指導(dǎo)


8.4.4Quartus Ⅱ 9.0下的編程下載


8.5小結(jié)


習(xí)題8


第9章數(shù)字電路與系統(tǒng)的設(shè)計(jì)實(shí)例


9.1三層電梯控制器設(shè)計(jì)


9.1.1模塊劃分


9.1.2電梯控制模塊


9.1.3顯示轉(zhuǎn)換模塊


9.1.4分頻模塊


9.1.5系統(tǒng)電路圖


9.2出租車計(jì)價(jià)器設(shè)計(jì)


9.2.1系統(tǒng)分析和模塊劃分


9.2.2速度調(diào)節(jié)模塊


9.2.3里程顯示模塊


9.2.4金額顯示模塊


9.2.5系統(tǒng)電路圖


9.3基于FPGA的電子點(diǎn)菜系統(tǒng)設(shè)計(jì)


9.3.1系統(tǒng)分析和模塊劃分


9.3.2輸入控制模塊


9.3.3LCD顯示模塊


9.3.4菜單存儲(chǔ)模塊


9.3.5總價(jià)計(jì)算模塊


9.3.6LED顯示模塊


9.3.7系統(tǒng)電路圖


9.4基于TRDB_LCM的液晶顯示模塊的應(yīng)用


9.4.1TRDB_LCM顯示屏簡(jiǎn)介


9.4.2TRDB_LCM顯示屏的主要參數(shù)


9.4.3模塊劃分


9.4.4彩條顯示模塊


9.4.5LCM配置模塊


9.4.6I2S控制器模塊


9.4.7LCM鎖相環(huán)


9.5維納濾波器設(shè)計(jì)


9.5.1維納濾波算法原理


9.5.2模塊劃分


9.5.3濾波窗口模塊


9.5.4維納濾波算法模塊


9.5.5聯(lián)合測(cè)試平臺(tái)


9.5.6系統(tǒng)電路圖


習(xí)題9


第10章可編程片上系統(tǒng)


10.1SOPC簡(jiǎn)介


10.1.1SOPC開發(fā)流程


10.1.2Nios Ⅱ處理器簡(jiǎn)介


10.1.3Nios Ⅱ外設(shè)接口


10.1.4Avalon總線


10.2SOPC開發(fā)實(shí)例


10.3SOPC設(shè)計(jì)的常見問(wèn)題及解決方法


習(xí)題10


附錄A常用EDA軟件使用指南


A.1Quartus Ⅱ 9.1使用指南


A.1.1Quartus Ⅱ文體輸入法設(shè)計(jì)電路實(shí)例


A.1.2混合輸入法完成層次化設(shè)計(jì)實(shí)例


A.1.3嵌入式鎖相環(huán)宏功能模塊使用實(shí)例


A.2ModelSim使用指南


附錄BDE2介紹


參考文獻(xiàn)




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